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1. 通用串行總線（USB）保護(hù)的發(fā)展歷程

當(dāng) USB 2.0 在 1999 年面世時(shí)，其 480Mbps 半雙工差分信道就對(duì)設(shè)計(jì)人員實(shí)現(xiàn)靜電放電（electrostatic discharge, ESD）保護(hù)帶來(lái)了艱難的挑戰(zhàn)，因?yàn)楫?dāng)時(shí)的低電容瞬變電壓抑制器（Transient Voltage Suppressor, TVS）的寄生電容高達(dá)1- 1.2pF。隨后推出的 USB 3.0 或超高速（SuperSpeed ）USB接口，不但保留了一樣的物理 2.0 接口，而且由于增加了兩個(gè)5Gbps 雙單工差分對(duì)（一個(gè) Tx 對(duì)和一個(gè) Rx 對(duì)），保護(hù)問(wèn)題也變得復(fù)雜化，如圖 1 所示。

過(guò)去，分立 TVS 市場(chǎng)落后于摩爾定律（Moore’s Law）。內(nèi)部的 CPU 時(shí)鐘頻率和內(nèi)存容量在增加，而外部數(shù)字器件 I/O 接口的速度卻跟不上。隨著 IC 內(nèi)部的并行 PCI 總線升級(jí)到串行總線（PCI Express），外部 I/O 也統(tǒng)一成為高速差分連接，如USB、火線（FireWire）和 eSATA 接口。


保護(hù)技術(shù)的開(kāi)發(fā)

帶寬的迅速增加對(duì)連接器構(gòu)成了另一種保護(hù)挑戰(zhàn)：芯片組接口速度增加了而硅尺寸卻不斷減小。這種更快速度和更小型I/O 單元的組合，增加了芯片組 I/O 接口的 ESD 敏感性，同時(shí)卻限制了外部負(fù)載阻抗裕量，因而使得低電容 ESD 保護(hù)器的電容不再足夠低。因此，設(shè)計(jì)人員已經(jīng)從“拷貝和粘貼”通用的分立 ESD 組件布局轉(zhuǎn)變到新設(shè)計(jì)中，并針對(duì)時(shí)序、阻抗匹配和插入損耗進(jìn)行仔細(xì)的線路板特性化設(shè)計(jì)。

USB 3.0 的 ESD 保護(hù)

在為 USB 3.0 系統(tǒng)增加 ESD 保護(hù)時(shí)，設(shè)計(jì)人員必須考慮所選器件的電容和電感給高速差分信號(hào)時(shí)序所帶來(lái)的潛在影響。在每個(gè)SuperSpeedUSB差分對(duì)中以5Gbps速度工作時(shí)，線路上任何的額外阻抗都會(huì)使信號(hào)失真，導(dǎo)致：

• 更難滿足眼圖對(duì)于上升時(shí)間和信號(hào)電平的要求
• 給線路板設(shè)計(jì)帶來(lái)額外的限制
• 導(dǎo)致不同電纜（質(zhì)量和長(zhǎng)度）間的互操作性問(wèn)題

為了最大限度地減小對(duì)這些高速線路的時(shí)序影響，并為下游芯片組提供充分的保護(hù)，在選擇 ESD 保護(hù)器件方面需要考慮。

四個(gè)關(guān)鍵技術(shù)事項(xiàng)：

1.  低電容/低插入損耗，優(yōu)化信號(hào)完整性
2.  ESD 器件的穩(wěn)健性及與下游被保護(hù) IC 的相互作用
3.  小型直通（flow-through）ESD 器件封裝
4.  優(yōu)化的布局

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2. 低電容 / 低插入損耗

放置在電路節(jié)點(diǎn)上的任何保護(hù)器件都會(huì)增加系統(tǒng)的寄生電氣成分。即使是理想的箝位器件的布線也會(huì)在 PCB 中產(chǎn)生不可避免的干擾，包括 PCB 上焊盤(pán)形成的平板電容器所產(chǎn)生的寄生電容，以及扇入 / 扇出（fan-in/fan-out）時(shí)的蛇行走線或不可避免的通孔引起的不連續(xù)性電感。

電容測(cè)量

在重新檢視 TVS 規(guī)范時(shí)，某些共同的特征參數(shù)主要是根據(jù)以往實(shí)驗(yàn)室測(cè)量 條件所列出的，而不是為了讓系統(tǒng)設(shè)計(jì)人員獲得更方便和更全面的選擇而特別收集的數(shù)據(jù)。例如，輸入電容（CIN）或信道電容（CCH）常常定義在 1MHz 上測(cè)量，因?yàn)橐酝姆至⒑瓦壿嬈骷捎?1MHzLCR 測(cè)量計(jì)來(lái)進(jìn)行測(cè)量。然而，對(duì)于一個(gè) 5GBps PHY I/O 引腳，不太可能測(cè)量 1MHz 下的電容；而對(duì)于針對(duì)于這種高速信號(hào)應(yīng)用的器件，如果只測(cè)量這樣的電容值實(shí)在令人驚訝。

因此，更有成效的方法是考慮阻抗和插入損耗，因?yàn)殡娐分械钠骷幱谙嚓P(guān)的頻率和諧波下（超過(guò)數(shù)百 MHz 和 GHz 的USB3.0），而非嘗試在前沿應(yīng)用上考慮舊有測(cè)量條件下的電容值。

TE 電路保護(hù)部的硅 ESD（Silicon  ESD, SESD）器件展示了在 3GHz 下的特征電容，為設(shè)計(jì)人員直接指明了它在目標(biāo)應(yīng)用中的影響。該信息還可以從器件的 S 參數(shù)模型獲得，作為更復(fù)雜的寄生模型的一部分 ，而這種模型包括二極管，封裝電容以及鍵合線電感。然而，提供所關(guān)注頻率的有效電容測(cè)量值，能夠方便地對(duì)集總組件實(shí)現(xiàn)一個(gè)單一或相關(guān)幾個(gè)“完整性檢查”，從而節(jié)省設(shè)計(jì)時(shí)間。

插入損耗

在一個(gè)信道內(nèi)選擇單個(gè)無(wú)源組件時(shí)，插入損耗特性揭示了該組件在信道上的主要相關(guān)寄生效應(yīng)影響。

在圖 2 中可以注意到，因?yàn)闇y(cè)量設(shè)備的限制，故插入損耗測(cè)量被限制在 6GHz，在 USB  3.0 中缺乏 3 次和 5 次諧波的7.5GHz 和 12.5GHz。的確，在某一情況下任何 TVS 器件都將展示出自諧振現(xiàn)象，這里主信道電容和鍵合線電感將使插入損耗無(wú)效。在超過(guò)該頻率之后，鍵合線電感將趨向于從加載信道中隔離寄生電容。然而，根據(jù)圖2的性能描述，其它因素，比如較高介電常數(shù) PCB 材料的走線和損耗，可能趨向于壓倒 TVS器件的衰減影響。（采用 TDR 分析和其它技術(shù)，可以進(jìn)一步識(shí)別這些效應(yīng)。）

對(duì)于 TVS 器件的首次評(píng)測(cè)，在 2.5 GHz 下插入損耗圖顯示為 < -0.5dB，這是適用于 USB 3.0 系統(tǒng)的精確指示。在 2.5GHz下，TE 電路保護(hù)部的低電容 SESD 數(shù)組具有 -0.29dB 的低插入損耗，為整體系統(tǒng)提供了充足的余量。眼光敏銳的設(shè)計(jì)人員將在差分插入損耗、串?dāng)_和其它針對(duì)特殊應(yīng)用環(huán)境的指標(biāo)方面尋找更多細(xì)節(jié)。


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3.ESD 穩(wěn)健性及與下游 IC 的相互作用

系統(tǒng)級(jí)穩(wěn)健性：TVS與ASIC保護(hù)的相互作用
一般來(lái)說(shuō)，整體系統(tǒng)的穩(wěn)健性只取決于其最薄弱的組件。在 ESD 沖擊期間的首次失效，電流通常會(huì)選擇每個(gè)節(jié)點(diǎn)上最不強(qiáng)健的組件。在最簡(jiǎn)單的破壞性行為建模的示例中（圖 3），TVS器 件 和 受 保 護(hù) 的 專(zhuān) 用 集 成 電 路（ A p p l i c a t i o n - S p e c i f i c Integrated Circuit, ASIC）的 I/O 結(jié)構(gòu)可以仿真為簡(jiǎn)單的二極管箝位，與集總組件和 PCB 跡線的傳輸線相連接。

 
圖 3：簡(jiǎn)化的 ESD PCB 大電流放電路徑（為清晰顯示，省略了 IEC 泄漏電阻） 

外部 TVS 的保護(hù)目的，就是通過(guò) TVS（ITVS），將施加到系統(tǒng)的 ESD 脈沖電流足夠多的轉(zhuǎn)移到系統(tǒng)地，這樣剩余電流（IASIC）和箝位電壓電平便可以為 ASIC 所承受而無(wú)損壞（“硬故障”（hard-failure）），而且如果可能，不會(huì)發(fā)生系統(tǒng)邏輯錯(cuò)誤或“軟故障”（soft-failure）。

采用深亞微米（deep submicron）ASIC 技術(shù)構(gòu)成的保護(hù)電路本身就是快速的，并且可以在非常低的電壓上進(jìn)行箝位；但極小的幾何尺寸也限制了集成的箝位保護(hù)區(qū)域的尺寸，以及總的功率處理能力。單個(gè)TVS 器件芯片的幾何尺寸可能大于受保護(hù) ASIC 中的整個(gè)邏輯模塊，比如受保護(hù)的 PHY，以便耗散高等級(jí) IEC 沖擊的峰值功率。

設(shè)計(jì)工程師必須時(shí)刻緊記驗(yàn)證外部 TVS 和 ASIC 之間的系統(tǒng)相互作用。

系統(tǒng)穩(wěn)健性目標(biāo)

現(xiàn)實(shí)世界中，ESD 穩(wěn)健性依賴(lài)于有關(guān)安全邊際的設(shè)想，以及沖擊事件能量隨時(shí)間的不確定性分布。即使說(shuō)一個(gè)器件在8kV 下能夠經(jīng)受最少 10 次沖擊試驗(yàn)，但此信息并未清晰指出它的穩(wěn)健性，例如該器件在 8kV 下可能無(wú)法經(jīng)受第 11 次沖擊，而且它可能甚至無(wú)法在 3kV 下經(jīng)受第 11 次沖擊。

對(duì)于多次沖擊能力，業(yè)界已經(jīng)進(jìn)行了嘗試來(lái)擴(kuò)展置信度（confidence）的描述，或者在給定的穩(wěn)健性水平上要求1,000 次連續(xù)沖擊來(lái)證明使用壽命的重復(fù)性。

假如在金屬化失效之前的局部細(xì)絲或隨后的 EOS 而導(dǎo)致的ESD 器件或 ASIC 的 I/O 單元發(fā)生了短路，那么器件可能會(huì)是短路失效。假如在短路損壞了器件內(nèi)的互連后使器件失效，那么結(jié)果可能是開(kāi)路。

假如器件短路失效，那么 ASIC 會(huì)受到保護(hù)，避免受到進(jìn)一步?jīng)_擊，但系統(tǒng)端口功能可能失效。假如器件開(kāi)路失效，下一次沖擊將很可能損壞 ASIC I/O 并可能永久損壞 ASIC 的較多部分。對(duì)于具有集成 USB 3.0 端口的核心邏輯芯片來(lái)說(shuō)，這也許意味著整個(gè)系統(tǒng)無(wú)法運(yùn)作。

這樣，那些通過(guò)標(biāo)準(zhǔn) IEC61000-4-2 仿真器再建的預(yù)計(jì)的實(shí)際脈沖強(qiáng)度，可以被視為是概率分布（probabilistic distribution），而沒(méi)有清晰的分界點(diǎn)。因此，器件可以承受的某些擴(kuò)展的特性化“異常值”，將幫助建立分布周界的概念，以及可能的穩(wěn)健性邊際。具有已證明的 8kV 下多次沖擊性能以及10kV 下 50 次脈沖能力的器件，較額定值為 10kV 下 10 次脈沖的器件具有更好的穩(wěn)健性。

按照 IEC6100-4-2 標(biāo)準(zhǔn)，TE 電路保護(hù)部的 SESD 器件規(guī)定為 8kV 下通過(guò) 1000 次沖擊、10kV 下通過(guò) 100 次沖擊，以及20kV 下通過(guò) 1 次沖擊。

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4. 小型直通 ESD 器件封裝

在 ESD 保護(hù)方面，封裝技術(shù)的發(fā)展一直是關(guān)鍵的設(shè)計(jì)因素。SOT-23 和 MSOP-10 封裝曾經(jīng)是 TVS 組件封裝的主流，但已不能被現(xiàn)在低電容應(yīng)用如 USB 3.0 接受。之前被認(rèn)為緊湊的傳統(tǒng)封裝，即便在 TVS 器件安裝前，也會(huì)由于需要更大的 PCB焊盤(pán)，而焊盤(pán)固然會(huì)引入的更多寄生電容。

為了滿足現(xiàn)今領(lǐng)先的高速應(yīng)用要求，硅 ESD 器件必須考慮應(yīng)用產(chǎn)品的焊盤(pán)尺寸和 PCB 布線難題，這已推動(dòng)了對(duì)直通布局的需要。

而且，為滿足應(yīng)用的時(shí)序和插入損耗要求，現(xiàn)今最高性能硅 ESD 器件削減少了封裝尺寸，以便減小長(zhǎng)感性引線框和鍵合線的寄生效應(yīng)，而且還節(jié)省了線路板空間。此外，現(xiàn)今最新的硅 ESD 器件，如 TE 電路保護(hù)部的 SESD 器件，提供了行業(yè)最小和最短的高度和直通封裝（見(jiàn)圖 4 和圖 5）。它們還具有更低的封裝高度，以實(shí)現(xiàn)鍵合線長(zhǎng)度及寄生阻抗最小化。而且，高度降低的器件非常適合于今天的超薄移動(dòng)/便攜應(yīng)用。

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5. 優(yōu)化布局

具 USB 功能的產(chǎn)品的設(shè)計(jì)人員往往面對(duì)一個(gè)普遍挑戰(zhàn)：就是縮短上市時(shí)間。在設(shè)計(jì)高頻應(yīng)用時(shí)，參考布局在最大限度地減少設(shè)計(jì)風(fēng)險(xiǎn)、工程技術(shù)費(fèi)用和重新設(shè)計(jì)時(shí)間方面，發(fā)揮著重要的作用，而為 USB3.0 應(yīng)用增添 ESD 保護(hù)功能也不例外。

TE 電路保護(hù)部業(yè)界領(lǐng)先的產(chǎn)品系列為設(shè)計(jì)人員提供了多種選擇，用于為 USB3.0 應(yīng)用增添 ESD 保護(hù)功能。圖 6至圖 8 說(shuō)明用于 USB3.0 設(shè)計(jì)的 ESD 保護(hù)布局，TE 電路保護(hù)部的聚合物正溫度系數(shù)（PPTC）過(guò)電流器件如布局所示，專(zhuān)為 USB3.0下游端口應(yīng)用而設(shè)。

圖 6 顯示一個(gè) 6 信道數(shù)組（SESD1103Q6UG-0020-090）， 保護(hù)來(lái)自 Standard -A USB 3.0 連接器的六個(gè)信號(hào)線路。圖 7顯示了一個(gè) 6 信道數(shù)組（SESD1103Q6UG-0020-090），保護(hù)來(lái)自 USB 3.0 Micro-B 連接器的六個(gè)信號(hào)線路。圖 8 顯示兩個(gè) 4信道微型數(shù)組（SESD0802Q4UG-0020-090），保護(hù)來(lái)自USB 3.0 Micro-B 連接器的所有八個(gè)信號(hào)和 ID / VBUS 線路。（注意：對(duì)于在 5Gbps 上運(yùn)行的 SuperSpeed  USB 線路，直連、直通布局可使反射和信號(hào)失真最小化。）

對(duì)于 TDR 阻抗和串?dāng)_，設(shè)計(jì)人員必須時(shí)刻緊記驗(yàn)證系統(tǒng)中的布局。即使使用其它所要求的符合性測(cè)試方法驗(yàn)證了信道兼容性，對(duì)于 TDR，盡量減少被動(dòng)的不連續(xù)永遠(yuǎn)是有好處的。

總結(jié)

在設(shè)計(jì) SuperSpeed  USB 系統(tǒng)時(shí)，增加 ESD 保護(hù)不必是一個(gè)復(fù)雜和讓人困惑的任務(wù)。TE 電路保護(hù)部的新型 SESD 器件提供了業(yè)界領(lǐng)先的低電容、最高 ESD 防護(hù)等級(jí)，以及最小尺寸的直通數(shù)組。對(duì)于 USB  3.0 來(lái)說(shuō)，若只需保護(hù)六個(gè)高帶寬線路時(shí)，有效的解決方案就是使用單個(gè) 6 信道數(shù)組。若系統(tǒng)要求保護(hù)所有八個(gè)線路（包括 VBUS 和 ID），設(shè)計(jì)人員可以使用兩個(gè)4 信道微型數(shù)組。當(dāng)然，用戶需要測(cè)試每一個(gè)電路。